2021年7月16日(金)にオンラインで開催されるCadence Live Japan 2021にて、弊社Senior Hardware Engineerの草刈 憲が、プロセッサIP開発の事例を用いて、弊社設計環境について最新の技術トピックスも取り上げながら発表致します。
参加登録はこちらより
日時・講演トラック : 7月16日(金) 14:10-14:45 ・ デジタルIC設計/サインオフ検証 DSG-3
タイトル :
プロセッサ開発でRTL設計者が使うデジタル設計フルフロー
～設計者も二刀流！？新時代のRTL設計スタイル～
概要 :
高品質・高性能なIPをタイムリーに市場投入するためには、回路の分析と改善フィードバックを迅速に行うことが必須です。
エヌエスアイテクスでは、機能安全・レイアウトの影響などあらゆる設計課題を考慮した分析を行うため、RTL設計者がデジタル設計フルフローを活用しています。
本フローを用いると、課題の真因に即座に到達し、素早く回路のブラッシュアップを行うことができます。本セッションでは、プロセッサIP開発の事例を用いて、当社のRTL設計者が使用している設計環境を最新の技術トピックス(Joules Ideal Power, Genus iSpatial)も取り上げながらご紹介します。